MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Update Multiplexors.md

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-09-19 10:32:53 +03:00
committed by GitHub
parent cbd8112ee2
commit 99c429bf95
1 changed files with 1 additions and 1 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Multiplexors.md
View File

@@ -124,7 +124,7 @@ end
```SystemVerilog ```SystemVerilog
logic Y; logic Y;
always @(*) begin always_comb begin
case(S) // Описываем блок case, где значение сигнала S case(S) // Описываем блок case, где значение сигнала S
// будет сравниваться с различными возможными его значениями // будет сравниваться с различными возможными его значениями
1'b0: Y <= D0; // Если S==0, то Y = D0 1'b0: Y <= D0; // Если S==0, то Y = D0