diff --git a/Labs/06. Datapath/README.md b/Labs/06. Datapath/README.md
index 297d1ce..669ce2c 100644
--- a/Labs/06. Datapath/README.md	
+++ b/Labs/06. Datapath/README.md	
@@ -179,7 +179,7 @@ _Рисунок 2. Микроархитектура процессора._
       1. Процесс реализации модуля очень похож на процесс описания модуля cybercobra, однако теперь появляется:
          1. декодер
          2. дополнительные мультиплексоры и знакорасширители.
-   3. Создайте в проекте новый `SystemSystemVerilog`-файл `riscv_unit.sv` и опишите в нем модуль `riscv_unit`, объединяющий ядро процессора (`riscv_core`) с памятями инструкция и данных.
+   3. Создайте в проекте новый `SystemVerilog`-файл `riscv_unit.sv` и опишите в нем модуль `riscv_unit`, объединяющий ядро процессора (`riscv_core`) с памятями инструкция и данных.
       1. **При создании объекта модуля `riscv_core` в модуле `riscv_unit` вы должны использовать имя сущности `core` (т.е. создать объект в виде: `riscv_core core(...`)**
 3. После описания модуля, его необходимо проверить с помощью тестового окружения.
    1. Тестовое окружение находится [`здесь`](tb_riscv_unit.sv).