MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-17 01:50:40 +00:00
Code Issues Packages Projects Releases Wiki Activity

Merge remote-tracking branch 'origin/master' into brosandr.03_rf

Browse Source
This commit is contained in:
alexkharl
2024-03-06 11:34:45 +03:00
parent 8e1a055248 4c57e67712
commit 8fcdba1c76
3 changed files with 1345 additions and 10066 deletions
Download Patch File Download Diff File Expand all files Collapse all files

8
Basic Verilog structures/Multiplexors.md
View File

@@ -165,10 +165,10 @@ module case_mux_ex(
); );
always_comb begin always_comb begin
case(S) case(S)
3'b00: Y = A; 3'b000: Y = A;
3'b01: Y = C | B; // в блоке case можно мультиплексировать 3'b001: Y = C | B; // в блоке case можно мультиплексировать
// не только провода, но и логические выражения // не только провода, но и логические выражения
3'b10: Y = (C|B) & D; 3'b010: Y = (C|B) & D;
/* /*
Обратите внимание, что разрядность сигнала S — 3 бита. Обратите внимание, что разрядность сигнала S — 3 бита.
Это означает, что есть 8 комбинаций его разрядов. Это означает, что есть 8 комбинаций его разрядов.
@@ -225,4 +225,4 @@ assign one_bit_result = bus1024[select];
Как, по-вашему, описать на языке SystemVerilog схему, приведённую ниже? Как, по-вашему, описать на языке SystemVerilog схему, приведённую ниже?
![../.pic/Basic%20Verilog%20structures/multiplexors/fig_04.drawio.svg](../.pic/Basic%20Verilog%20structures/multiplexors/fig_04.drawio.svg) ![../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg](../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg)

2
Labs/02. Arithmetic-logic unit/README.md
View File

@@ -226,7 +226,7 @@ endmodule
_Таблица 1. Список вычислительных операций._ _Таблица 1. Список вычислительных операций._
В первой таблице перечислены операции, вычисляющие значение сигнала `flag_o`. **При любом коде операции `alu_op_i` не входящим в эту таблицу, сигнал `flag_o` должен быть равен нулю**. Во второй таблице перечислены операции, вычисляющие значение сигнала `flag_o`. **При любом коде операции `alu_op_i` не входящим в эту таблицу, сигнал `flag_o` должен быть равен нулю**.
|alu_op_i|={cmp, add/sub, alu_op_i}| flag_o | Операция | |alu_op_i|={cmp, add/sub, alu_op_i}| flag_o | Операция |
|--------|-------------------------|------------------------------------------|-----------------------------------| |--------|-------------------------|------------------------------------------|-----------------------------------|

11351
Labs/02. Arithmetic-logic unit/tb_alu.sv
View File

File diff suppressed because it is too large Load Diff