MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-17 10:00:40 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР12. Исправление номера картинки

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-11-28 16:25:23 +03:00
committed by GitHub
parent a1846e7218
commit 7e3120c349
1 changed files with 2 additions and 2 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Labs/12. Peripheral units/README.md
View File

@@ -786,7 +786,7 @@ module vga_sb_ctrl (
Остается только разобраться с сигналами `write_enable_i` и `read_data_o`. Остается только разобраться с сигналами `write_enable_i` и `read_data_o`.
Оба эти сигнала мультиплексируются / демультиплексируются с помощью одного и того же управляющего сигнала: `addr_i[13:12]` в соответствии с диапазонами адресов (рис. 3): Оба эти сигнала мультиплексируются / демультиплексируются с помощью одного и того же управляющего сигнала: `addr_i[13:12]` в соответствии с диапазонами адресов (рис. 4):
* `addr_i[13:12] == 2'b00` — сигнал `write_enable_i` поступает на вход `char_map_we_i`, выход `char_map_rdata_o` записывается в выходной регистр `read_data_o`; * `addr_i[13:12] == 2'b00` — сигнал `write_enable_i` поступает на вход `char_map_we_i`, выход `char_map_rdata_o` записывается в выходной регистр `read_data_o`;
* `addr_i[13:12] == 2'b01` — сигнал `write_enable_i` поступает на вход `col_map_we_i`, выход `col_map_rdata_o` записывается в выходной регистр `read_data_o`; * `addr_i[13:12] == 2'b01` — сигнал `write_enable_i` поступает на вход `col_map_we_i`, выход `col_map_rdata_o` записывается в выходной регистр `read_data_o`;