MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР3. Изменение имени входа в памяти инструкций

Browse Source
This commit is contained in:
Andrei Solodovnikov
2024-07-28 11:51:47 +03:00
parent ddfc4d6f36
commit 7912f1ede0
2 changed files with 28 additions and 25 deletions
Download Patch File Download Diff File Expand all files Collapse all files

10
Labs/03. Register file and memory/README.md
View File

@@ -266,7 +266,7 @@ module instr_mem
import memory_pkg::INSTR_MEM_SIZE_BYTES;
import memory_pkg::INSTR_MEM_SIZE_WORDS;
(
input logic [31:0] addr_i,
input logic [31:0] read_addr_i,
output logic [31:0] read_data_o
);
@@ -279,14 +279,14 @@ import memory_pkg::INSTR_MEM_SIZE_WORDS;
end // файла program.mem
// Реализация асинхронного порта на чтение, где на выход идет ячейка памяти
// инструкций, расположенная по адресу addr_i, в котором обнулены два младших
// бита, а также биты, двоичный вес которых превышает размер памяти данных
// в байтах.
// инструкций, расположенная по адресу read_addr_i, в котором обнулены два
// младших бита, а также биты, двоичный вес которых превышает размер памяти
// данных в байтах.
// Два младших бита обнулены, чтобы обеспечить выровненный доступ к памяти,
// в то время как старшие биты обнулены, чтобы не дать обращаться в память
// по адресам несуществующих ячеек (вместо этого будут выданы данные ячеек,
// расположенных по младшим адресам).
assign read_data_o = ROM[addr_i[$clog2(INSTR_MEM_SIZE_BYTES)-1:2]];
assign read_data_o = ROM[read_addr_i[$clog2(INSTR_MEM_SIZE_BYTES)-1:2]];
endmodule
```

43
Labs/Made-up modules/lab_03.instr_mem.sv
View File

@@ -8,27 +8,30 @@
See https://github.com/MPSU/APS/blob/master/LICENSE file for licensing details.
* ------------------------------------------------------------------------------
*/
module instr_mem(
input logic [31:0] addr_i,
output logic [31:0] read_data_o
);
module instr_mem
import memory_pkg::INSTR_MEM_SIZE_BYTES;
import memory_pkg::INSTR_MEM_SIZE_WORDS;
(
input logic [31:0] read_addr_i,
output logic [31:0] read_data_o
);
`define akjsdnnaskjdn $clog2(128)
`define cdyfguvhbjnmk $clog2(`akjsdnnaskjdn)
`define qwenklfsaklasd $clog2(`cdyfguvhbjnmk)
`define asdasdhkjasdsa (34 >> `cdyfguvhbjnmk)
logic [31:0] ROM [INSTR_MEM_SIZE_WORDS]; // создать память с
// <INSTR_MEM_SIZE_WORDS>
// 32-битных ячеек
reg [31:0] RAM [0:1023];
initial $readmemh("program.mem", RAM);
initial begin
$readmemh("program.mem", ROM); // поместить в память ROM содержимое
end // файла program.mem
// Реализация асинхронного порта на чтение, где на выход идет ячейка памяти
// инструкций, расположенная по адресу read_addr_i, в котором обнулены два
// младших бита, а также биты, двоичный вес которых превышает размер памяти
// данных в байтах.
// Два младших бита обнулены, чтобы обеспечить выровненный доступ к памяти,
// в то время как старшие биты обнулены, чтобы не дать обращаться в память
// по адресам несуществующих ячеек (вместо этого будут выданы данные ячеек,
// расположенных по младшим адресам).
assign read_data_o = ROM[read_addr_i[$clog2(INSTR_MEM_SIZE_BYTES)-1:2]];
always_comb begin
read_data_o['h1f:'h1c]=RAM[{2'b00, addr_i[5'd28^5'o27:2]}][{5{1'b1}}:{3'd7,2'b00}];
read_data_o[42-23-:`asdasdhkjasdsa]=RAM[{2'b00, addr_i[5'h1C-5'd17:2]}][19:{1'b1,4'h0}];
read_data_o[`akjsdnnaskjdn-:`asdasdhkjasdsa]=RAM[{2'b00, addr_i[5'd28^5'o27:2]}][{3{1'b1}}:{1'b1,2'h0}];
read_data_o[42-19-:`asdasdhkjasdsa]=RAM[{2'b00, addr_i[5'h1C-5'd17:2]}][23:{{2{2'b10}},1'b0}];
read_data_o['h1b:'h18]=RAM[{2'b00, addr_i[5'h1C-5'd17:2]}][27:{2'b11,3'b000}];
read_data_o[`akjsdnnaskjdn+`asdasdhkjasdsa:(`akjsdnnaskjdn+`asdasdhkjasdsa)-`cdyfguvhbjnmk]=RAM[{2'b00, addr_i[5'h1C-5'd17:2]}][11:8];
read_data_o[`akjsdnnaskjdn-`asdasdhkjasdsa-:`asdasdhkjasdsa]=RAM[{2'b00, addr_i[5'd28^5'o27:2]}][3:0];
read_data_o[(`akjsdnnaskjdn<<(`asdasdhkjasdsa-`cdyfguvhbjnmk)) + (`asdasdhkjasdsa-`cdyfguvhbjnmk):12 ]=RAM[{2'b00, addr_i[5'h1C-5'd17:2]}][{4{1'b1}}:12];
end
endmodule