MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Убраны все "Рисунки ниже"

Browse Source
This commit is contained in:
Andrei Solodovnikov
2024-06-14 11:43:25 +03:00
parent b46352e588
commit 6d0bd328a4
9 changed files with 36 additions and 18 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Modules.md
View File

@@ -138,7 +138,7 @@ endmodule
В SystemVerilog **вектором** называют группу проводов или регистров, объединенных общим именем, которая может использоваться как для передачи многоразрядных чисел, так и нескольких сигналов, выполняющих общую задачу.
Синтаксис объявления вектора представлен ниже:
Синтаксис объявления вектора:
<pre>
<тип> [<старший индекс>:<младший индекс>] <i>имя_вектора</i>