Убраны все "Рисунки ниже"

Basic Verilog structures/Modules.md

@@ -138,7 +138,7 @@ endmodule
 
 В SystemVerilog **вектором** называют группу проводов или регистров, объединенных общим именем, которая может использоваться как для передачи многоразрядных чисел, так и нескольких сигналов, выполняющих общую задачу.
 
-Синтаксис объявления вектора представлен ниже:
+Синтаксис объявления вектора:
 
 <pre>
 <тип> [<старший индекс>:<младший индекс>] <i>имя_вектора</i>

Basic Verilog structures/Multiplexors.md

@@ -223,6 +223,6 @@ assign one_bit_result = bus1024[select];
 
 ## Проверь себя
 
-Как, по-вашему, описать на языке SystemVerilog схему, приведённую ниже?
+Как описать на языке SystemVerilog следующую схему?
 
 ![../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg](../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg)