From 65a5c60453f572bf6cafe2d4316357b0fb11964c Mon Sep 17 00:00:00 2001
From: Andrei Solodovnikov <VoultBoy@yandex.ru>
Date: Fri, 13 Sep 2024 15:40:51 +0300
Subject: [PATCH] Update Modules.md

---
 Basic Verilog structures/Modules.md | 7 +++++--
 1 file changed, 5 insertions(+), 2 deletions(-)

diff --git a/Basic Verilog structures/Modules.md b/Basic Verilog structures/Modules.md
index 2d40e7a..408b9b9 100644
--- a/Basic Verilog structures/Modules.md	
+++ b/Basic Verilog structures/Modules.md	
@@ -199,7 +199,7 @@ module inv(
 endmodule
 ```
 
-Опишем `top`:
+Опишем модуль `top`:
 
 ```Verilog
 module top(
@@ -207,6 +207,9 @@ module top(
   input  logic b,
   output logic q
 );
+  // создаём вспомогательный провод c
+  logic c;
+
   // подключение модуля
   inv invertor_1( // подключаем модуль inv и
                   // даём экземпляру этого модуля
@@ -236,7 +239,7 @@ module top(
   input  logic b,
   output logic q
 );
-
+  // создаём вспомогательный провод c
   logic c;
 
   // подключение модуля 1