Update README.md

README.md

@@ -39,6 +39,27 @@
 
 В ходе выполнения лабораторных работ вы наверняка столкнетесь как с ошибками связанными с работой Vivado, так и с ошибками описания на языке SystemVerilog. В первую очередь, рекомендуется ознакомиться с текстом ошибки. В случае ошибок, связанных с языком SystemVerilog, чаще всего там содержится вся необходимая информация по её устранению. В случае, если текст непонятен, рекомендуется ознакомиться со [списком типичных ошибок](Other/FAQ.md).
 
+Рассмотрим структуру папки Labs:
+
+```
+01. Adder/
+02. Arithmetic-logic unit/  
+...  
+16. Coremark/  
+Made-up modules/  
+Readme.md
+```
+
+Здесь находятся методические материалы ко всем 16 лабораторным работам, разложенные по соответствующим им папкам.
+
+Практически в каждой такой папке находится файл формата `lab_xx.tb_xxx.sv` — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробней в разделе _Vivado Basics_).
+
+Кроме того, в папке лабораторной работы могут находиться `xxx_pkg.sv` и `xxx.mem` файлы, содержащие соответственно параметры и данные, которыми необходимо проинициализировать память устройства. Такие файлы будет необходимо добавлять в _Design Sources_ проекта.
+
+Ещё в большинстве папок будет находиться папка `board files`. Такая папка содержит модуль верхнего уровня (если требуется), описание способов взаимодействия с ним, а также файлы ограничений (_constraints_) под отладочную плату _Nexys A7_.
+
+Помимо прочего, в папке `Made-up modules/` находятся готовые модули для некоторых лабораторных работ. В случае, если по какой-то причине вы не смогли выполнить лабораторную работу, вы можете продолжить работу над курсом, использовав готовый модуль из этой папки.
+
 ## Мотивация
 
 Целью курса "Архитектуры процессорных систем" является изучение устройства и способов организации процессоров, и систем под их управлением.
@@ -126,58 +147,6 @@
 
 Жёлтым + зелёным выделена область Computer Science, покрываемая дисциплиной у групп ИВТ, ПИН, ПМ.
 
-## Как пользоваться репозиторием
-
-В корне репозитория находятся следующие элементы (символом ‘/’ на конце обозначены папки):
-
-- `.github/`
-- `.pic/`
-- Basic Verilog structures/
-- Introduction/
-- Labs/
-- `Lectures/`
-- Other/
-- Vivado Basics/
-- `.gitmodules`
-- `ERRATA`
-- `LICENSE`
-- `README.md`
-
-Серым цветом обозначены элементы, которые не потребуются в ходе выполнения лабораторных работ.
-
-В папках Introduction, Basic Verilog structures и Vivado Basics описаны разделы 1, 3 и 4 данной книги. Папка Other, среди прочего, содержит информацию, формирующую раздел 5 данной книги.
-
-Рассмотрим структуру папки Labs:
-
-01. Adder/
-02. Arithmetic-logic unit/
-03. Register file and memory/
-04. Primitive programmable device/
-05. Main decoder/
-06. Main memory/
-07. Datapath/
-08. Load-store unit/
-09. LSU Integration/
-10. Interrupt subsystem/
-11. Interrupt integration/
-12. Daisy chain/
-13. Peripheral units/
-14. Programming/
-15. Programming device/
-16. Coremark/  
-Made-up modules/  
-Readme.md
-
-Здесь находятся методические материалы ко всем 16 лабораторным работам, разложенные по соответствующим им папкам.
-
-Практически в каждой такой папке находится файл формата _lab_xx.tb_xxx.sv_ — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробней в разделе _Vivado Basics_).
-
-Кроме того, в папке лабораторной работы могут находиться _xxx_pkg.sv_ и _xxx.mem_ файлы, содержащие соответственно параметры и данные, которыми необходимо проинициализировать память устройства. Такие файлы будет необходимо добавлять в _Design Sources_ проекта.
-
-Ещё в большинстве папок будет находиться папка _board files_. Такая папка содержит модуль верхнего уровня (если требуется), описание способов взаимодействия с ним, а также файлы ограничений (_constraints_) под отладочную плату _Nexys A7_.
-
-Помимо прочего, в папке `Made-up modules/` находятся готовые модули для некоторых лабораторных работ. В случае, если по какой-то причине вы не смогли выполнить лабораторную работу, вы можете продолжить работу над курсом, использовав готовый модуль из этой папки.
-
 ## История курса и разработчики
 
 Дисциплины связанные с организацией вычислительной техники читаются в МИЭТ с самого его основания. Текущий курс эволюционировал из "Микропроцессорных средств и систем" (МПСиС), читаемый факультету МПиТК (Микроприборов и технической кибернетики) сначала [Савченко Юрием Васильевичем](https://miet.ru/person/10551), а после – [Переверзевым Алексеем Леонидовичем](https://miet.ru/person/49309). С 2014 по 2022 годы дисциплина проводилась и значительно модернизировалась [Поповым Михаилом Геннадиевичем](https://www.bsc.es/popov-mikhail) совместно с коллективом сотрудников и студентов Института МПСУ. С 2022 года группам ИБ, ИКТ, КТ и РТ курс читает [Силантьев Александр Михайлович](https://miet.ru/person/64030), а группам ИВТ, ПИН, ПМ – [Орлов Александр Николаевич](https://miet.ru/person/53686), разработка методических материалов перешла в руки [Солодовникова Андрея Павловича](https://miet.ru/person/141139).