diff --git a/.pic/Labs/lab_10_irq/fig_02.drawio.png b/.pic/Labs/lab_10_irq/fig_02.drawio.png
index 03a0a48..397c848 100644
Binary files a/.pic/Labs/lab_10_irq/fig_02.drawio.png and b/.pic/Labs/lab_10_irq/fig_02.drawio.png differ
diff --git a/.pic/Labs/lab_11_irq_integration/fig_01.drawio.png b/.pic/Labs/lab_11_irq_integration/fig_01.drawio.png
index 9a91e0c..fa4ab2a 100644
Binary files a/.pic/Labs/lab_11_irq_integration/fig_01.drawio.png and b/.pic/Labs/lab_11_irq_integration/fig_01.drawio.png differ
diff --git a/Labs/11. Interrupt integration/README.md b/Labs/11. Interrupt integration/README.md
index af7b8cb..d794cff 100644
--- a/Labs/11. Interrupt integration/README.md	
+++ b/Labs/11. Interrupt integration/README.md	
@@ -21,5 +21,4 @@
    1. Обратите внимание, что что в модуле `riscv_core` появились новые входные и выходные сигналы: `irq_req_i` и `irq_ret_o`. Эти сигналы должны быть использованы при подключении `riscv_core` в модуле `riscv_unit`.
       1. На вход `irq_req_i` пока что необходимо подать `32'd0` (в следующей лабораторной это будет изменено).
       2. При подключении сигнала `irq_ret_o` можно ничего не указывать (до следующей лабораторной к нему ничего не будет подключено).
-   2. Большой мультиплексор на схеме, определяющий записываемое в `PC` значение является мультиплексором с приоритетами (в первую очередь проверяется сигнал `trap`, затем, если он равен нулю, проверяется сигнал `mret`, и только если оба предыдущих равны нулю выдается значение `default`). Такой мультиплексор лучше описать с помощью цепочки `if-else-if`.
 2. После интеграции модулей, проверьте процессорную систему с помощью программы из ЛР10 с помощью предоставленного тестбенча.