MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 09:10:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

fix lectures typos (#138)

Browse Source 
* Update 06. RISC-V architecture.md

* Update 02. Instruments.md

* Update 03. Digital arithmetics.md

* Update 04. Operations units.md

* Update 05. Sequencial logic.md

* Update 07. RISC-V programming.md

* Update 08. Singlecycle processor.md

* Update 09. Multicycle processor.md

* Update 10. Pipeline processor.md

* Update 11. Pipeline hazards.md

* Update Lectures/02. Instruments.md

* Update Lectures/04. Operations units.md

---------

Co-authored-by: Andrei Solodovnikov <VoultBoy@yandex.ru>
This commit is contained in:
A-re-s
2025-06-22 22:59:23 +03:00
committed by GitHub
parent f6a173aee5
commit 3feb6a8df0
9 changed files with 30 additions and 24 deletions
Download Patch File Download Diff File Expand all files Collapse all files

8
Lectures/06. RISC-V architecture.md
View File

@@ -2,9 +2,9 @@
***Система команд*** процессора — это все команды, выполнение которых аппаратно поддерживается процессором. ***Архитектура системы команд*** (Instruction Set Architecture, ISA) включает в себя систему команд и средства для их выполнения, такие как форматы данных, системы регистров, способы адресации, модели памяти. Лекция была посвящена обзору ISA RISC-V и её особенностей.
RISC (Reduced Insrtuction Set Computer) — архитектура с сокращённым набором команд. В таких архитектурах поддерживается относительно небольшой набор простых инструкций (обычно до 100), притом все они имеют одинаковый размер. RISC также является load/store архитектурой, это значит, что для того, чтобы выполнить какую-либо операцию над данными, их необходимо предварительно разместить в регистровом файле. Все операции происходят только с данными в регистровом файле, а для доступа к основной памяти используются специальные инструкции типа load и store.
RISC (Reduced Instruction Set Computer) — архитектура с сокращённым набором команд. В таких архитектурах поддерживается относительно небольшой набор простых инструкций (обычно до 100), притом все они имеют одинаковый размер. RISC также является load/store архитектурой, это значит, что для того, чтобы выполнить какую-либо операцию над данными, их необходимо предварительно разместить в регистровом файле. Все операции происходят только с данными в регистровом файле, а для доступа к основной памяти используются специальные инструкции типа load и store.
RISC-V является RISC-архитектурой (мы рассматриваем исключительно её 32-битный вариант). Регистровый файл включает 32 регистра общего назначения, кроме регистра по адресу 0, там находится константное значение 0 (записать в него ничего не получится). Все регистры 32 -битные. АЛУ выполняет операции только над данными размещёнными в регистровом файле. Основная память имеет побайтовую адресацию, при этом считывать из памяти можно байты, полуслова (16 бит) и слова (32 бита).
RISC-V является RISC-архитектурой (мы рассматриваем исключительно её 32-битный вариант). Регистровый файл включает 32 регистра общего назначения, кроме регистра по адресу 0, там находится константное значение 0 (записать в него ничего не получится). Все регистры 32-битные. АЛУ выполняет операции только над данными размещёнными в регистровом файле. Основная память имеет побайтовую адресацию, при этом считывать из памяти можно байты, полуслова (16 бит) и слова (32 бита).
![../.pic/Lectures/06.%20RISC-V%20architecture/fig_01.png](../.pic/Lectures/06.%20RISC-V%20architecture/fig_01.png)
@@ -50,7 +50,7 @@ RISC-V является RISC-архитектурой (мы рассматрив
```assembly
beq x14, x15, label # если x14 == x15, то PC = PC + label
blt x20, x21, label # если x20 < x21, то PC = PC + label
# label - это метка, представляющее собой обычное число
# label - это метка, представляющая собой обычное число
```
- 2 инструкции безусловного перехода с сохранением адреса возврата
@@ -59,7 +59,7 @@ RISC-V является RISC-архитектурой (мы рассматрив
jal x3, label # x3 = PC + 4; PC = PC + label
```
И ещё несколько специфических инструкций. Полный список базовых целочисленных инструкций форматы их кодирования приводится ниже.
И ещё несколько специфических инструкций. Полный список базовых целочисленных инструкций форматы их кодирования приводятся ниже.
![../.pic/Labs/lab_05_decoder/rv32i_summary.png](../.pic/Labs/lab_05_decoder/rv32i_summary.png)