MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Update Multiplexors.md

Browse Source
This commit is contained in:
Andrei Solodovnikov
2024-03-02 14:02:15 +03:00
committed by GitHub
parent fc72b34d0e
commit 38218db1cb
1 changed files with 4 additions and 4 deletions
Download Patch File Download Diff File Expand all files Collapse all files

8
Basic Verilog structures/Multiplexors.md
View File

@@ -165,10 +165,10 @@ module case_mux_ex(
); );
always_comb begin always_comb begin
case(S) case(S)
3'b00: Y = A; 3'b000: Y = A;
3'b01: Y = C | B; // в блоке case можно мультиплексировать 3'b001: Y = C | B; // в блоке case можно мультиплексировать
// не только провода, но и логические выражения // не только провода, но и логические выражения
3'b10: Y = (C|B) & D; 3'b010: Y = (C|B) & D;
/* /*
Обратите внимание, что разрядность сигнала S — 3 бита. Обратите внимание, что разрядность сигнала S — 3 бита.
Это означает, что есть 8 комбинаций его разрядов. Это означает, что есть 8 комбинаций его разрядов.
@@ -225,4 +225,4 @@ assign one_bit_result = bus1024[select];
Как, по-вашему, описать на языке SystemVerilog схему, приведённую ниже? Как, по-вашему, описать на языке SystemVerilog схему, приведённую ниже?
![../.pic/Basic%20Verilog%20structures/multiplexors/fig_04.drawio.svg](../.pic/Basic%20Verilog%20structures/multiplexors/fig_04.drawio.svg) ![../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg](../.pic/Basic%20Verilog%20structures/multiplexors/fig_05.drawio.svg)