diff --git a/Labs/10. Interrupt subsystem/README.md b/Labs/10. Interrupt subsystem/README.md
index 5438d3c..bde3bfe 100644
--- a/Labs/10. Interrupt subsystem/README.md	
+++ b/Labs/10. Interrupt subsystem/README.md	
@@ -410,7 +410,7 @@ endmodule
 
 1. Внимательно ознакомьтесь с описанием модуля `csr_controller` и его структурной схемой. В случае возникновения вопросов, проконсультируйтесь с преподавателем.
 2. Реализуйте модуль `csr_controller`. Для этого:
-   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemSystemVerilog`-файл `csr_controller.sv`.
+   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `csr_controller.sv`.
    2. Опишите в нем модуль `csr_controller` с таким же именем и портами, как указано в [задании](#задание).
    3. Обратите внимание на наличие импорта пакета `csr_pkg`, данный пакет содержит адреса используемых регистров контроля и статуса, которыми будет удобно пользоваться при реализации модуля.
 3. После описания модуля, его необходимо проверить с помощью тестового окружения.
@@ -420,7 +420,7 @@ endmodule
    4. Во время симуляции, вы должны прожать "Run All" и убедиться, что в логе есть сообщение о завершении теста!
 4. Внимательно ознакомьтесь с описанием функционального поведения сигналов `interrupt_controller`, а также его структурной схемой. В случае возникновения вопросов, проконсультируйтесь с преподавателем.
 5. Реализуйте модуль `interrupt_controller`. Для этого:
-   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemSystemVerilog`-файл `interrupt_controller.sv`.
+   1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `interrupt_controller.sv`.
    2. Опишите в нем модуль `interrupt_controller` с таким же именем и портами, как указано в [задании](#задание).
 6. После описания модуля, его необходимо проверить с помощью тестового окружения.
    1. Тестовое окружение находится [здесь](tb_irq.sv).