diff --git a/Introduction/Sequential logic.md b/Introduction/Sequential logic.md
index 9a2687d..8b8ae13 100644
--- a/Introduction/Sequential logic.md	
+++ b/Introduction/Sequential logic.md	
@@ -22,10 +22,13 @@ _Рисунок 1. Пример комбинационной (а), и после
 
 Последовательностная логика делится на **синхронную** и **асинхронную**.
 
-**Синхронной логикой** называется такая логика, которая обновляет своё состояние (содержимое ячеек памяти) одновременно (**синхронно**) с фронтом тактового сигнала. В свою очередь **асинхронная последовательностная логика** — это логика, которая может обновлять своё состояние **асинхронно** (т.е. без привязки к фронту тактового синхроимпульса). Бывает также и синхронная логика с асинхронными сигналами предустановки/сброса.
+**Синхронной логикой** называется такая логика, которая обновляет своё состояние (содержимое ячеек памяти) одновременно (**синхронно**) с фронтом тактового сигнала*. В свою очередь **асинхронная последовательностная логика** — это логика, которая может обновлять своё состояние **асинхронно** (т.е. без привязки к фронту тактового синхроимпульса). Бывает также и синхронная логика с асинхронными сигналами предустановки/сброса.
 
 Комбинационная логика по своей природе является асинхронной, поэтому в зависимости от контекста под "асинхронной логикой" может подразумеваться как комбинационная логика, так и последовательностная логика, которая может обновлять значение не по фронту тактового синхроимпульса.
 
+> [!Info]
+> В некоторых источниках синхронной логикой могут называть и ту, что работает по уровню (а не фронту) единого источника тактового синхроимпульса [[1, стр. 164](https://reader.lanbook.com/book/241166?lms=d92e0036d4c90623ffd0a8ecc34dee72)].
+
 ## Бистабильные ячейки
 
 **Бистабильная ячейка** — это элемент статической памяти, способный принимать одно из двух устойчивых состояний, соответствующих цифровым значениям "0" или "1".
@@ -92,7 +95,7 @@ _Рисунок 5. Схема и таблица истинности D-триг
 
 ![../.pic/Introduction/Sequential%20logic/fig_06.drawio.svg](../.pic/Introduction/Sequential%20logic/fig_06.drawio.svg)
 
-_Рисунок 6. Конфигурируемая ячейка памяти ПЛИС Xilinx XC2064 [[1, стр. 2-63](https://archive.org/details/programmablegate00xili/page/n93/mode/2up)]._
+_Рисунок 6. Конфигурируемая ячейка памяти ПЛИС Xilinx XC2064 [[2, стр. 2-63](https://archive.org/details/programmablegate00xili/page/n93/mode/2up)]._
 
 ## Метастабильность
 
@@ -179,6 +182,7 @@ _Рисунок 10. Схема и временная диаграмма прос
 
 ## Список источников
 
-1. Xilinx / [The Programmable Gate Array Data Book](https://archive.org/details/programmablegate00xili);
-2. J. Wakerly, Digital Design: Principles and Practices (5th Edition). Pearson, 2017;
-3. [Метастабильность триггера и межтактовая синхронизация](https://habr.com/ru/articles/254869/).
+1. [Д.М. Харрис, С.Л. Харрис / Цифровая схемотехника и архитектура компьютера: RISC-V / пер. с англ. В. С. Яценков, А. Ю. Романов; под. ред. А. Ю. Романова  / М.: ДМК Пресс, 2021](https://e.lanbook.com/book/241166);
+2. Xilinx / [The Programmable Gate Array Data Book](https://archive.org/details/programmablegate00xili);
+3. J. Wakerly, Digital Design: Principles and Practices (5th Edition). Pearson, 2017;
+4. [Метастабильность триггера и межтактовая синхронизация](https://habr.com/ru/articles/254869/).