mirror of
https://github.com/MPSU/APS.git
synced 2025-09-15 17:20:10 +00:00
Удаление лишней запятой в порядках выполнения лабораторных
This commit is contained in:
@@ -391,7 +391,7 @@ endmodule
|
||||
1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `csr_controller.sv`.
|
||||
2. Опишите в нем модуль `csr_controller` с таким же именем и портами, как указано в [задании](#задание).
|
||||
3. Обратите внимание на наличие импорта пакета `csr_pkg`, данный пакет содержит адреса используемых регистров контроля и статуса, которыми будет удобно пользоваться при реализации модуля.
|
||||
3. После описания модуля, его необходимо проверить с помощью тестового окружения.
|
||||
3. После описания модуля его необходимо проверить с помощью тестового окружения.
|
||||
1. Тестовое окружение находится [здесь](tb_csr.sv).
|
||||
2. Для запуска симуляции воспользуйтесь [`этой инструкцией`](../../Vivado%20Basics/Run%20Simulation.md).
|
||||
3. Перед запуском симуляции убедитесь, что в качестве top-level модуля выбран корректный (`tb_csr`).
|
||||
@@ -400,7 +400,7 @@ endmodule
|
||||
5. Реализуйте модуль `interrupt_controller`. Для этого:
|
||||
1. В `Design Sources` проекта с предыдущих лаб, создайте `SystemVerilog`-файл `interrupt_controller.sv`.
|
||||
2. Опишите в нем модуль `interrupt_controller` с таким же именем и портами, как указано в [задании](#задание).
|
||||
6. После описания модуля, его необходимо проверить с помощью тестового окружения.
|
||||
6. После описания модуля его необходимо проверить с помощью тестового окружения.
|
||||
1. Тестовое окружение находится [здесь](tb_irq.sv).
|
||||
2. Для запуска симуляции воспользуйтесь [`этой инструкцией`](../../Vivado%20Basics/Run%20Simulation.md).
|
||||
3. Перед запуском симуляции убедитесь, что в качестве top-level модуля выбран корректный (`tb_irq`).
|
||||
|
Reference in New Issue
Block a user