MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 01:30:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Обновление структуры лаб

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-09-10 20:56:25 +03:00
parent edb6b5a7d0
commit 182a848b43
21 changed files with 58 additions and 222 deletions
Download Patch File Download Diff File Expand all files Collapse all files

81
Labs/README.md
View File

@@ -1,6 +1,7 @@
# Курс лабораторных работ
## Содержание
- [Курс лабораторных работ](#курс-лабораторных-работ)
- [Содержание](#содержание)
- [Полезное](#полезное)
@@ -15,18 +16,21 @@
- [4. Простейшее программируемое устройство (PPD)](#4-простейшее-программируемое-устройство-ppd)
- [5. Основной дешифратор команд (MD)](#5-основной-дешифратор-команд-md)
- [6. Тракт данных (DP)](#6-тракт-данных-dp)
- [7. Блог загрузки и сохранения данных (LSU)](#7-блог-загрузки-и-сохранения-данных-lsu)
- [8. Подсистема прерывания (IC)](#8-подсистема-прерывания-ic)
- [9. Периферийные устройства (PU)](#9-периферийные-устройства-pu)
- [10. Программирование на языке высокого уровня](#10-программирование-на-языке-высокого-уровня)
- [7. Внешняя память](#7-внешняя-память)
- [8. Блог загрузки и сохранения данных (LSU)](#8-блог-загрузки-и-сохранения-данных-lsu)
- [9 Интеграция LSU](#9-интеграция-lsu)
- [10. Подсистема прерывания (IC)](#10-подсистема-прерывания-ic)
- [11. Интеграция подсистемы прерывания](#11-интеграция-подсистемы-прерывания)
- [12. Периферийные устройства (PU)](#12-периферийные-устройства-pu)
- [13. Программирование на языке высокого уровня](#13-программирование-на-языке-высокого-уровня)
## Полезное
- [Как установить Vivado](../Vivado%20Basics/Install%20Vivado.md)
- [Студенческий сервер](../Other/Students%20server.md)
- [Создание базового проекта с прошивкой ПЛИС в Vivado](../Vivado%20Basics/Vivado%20trainer.md)
- [Что такое язык описания аппаратуры HDL](../Introduction/What%20is%20HDL.md)
- [Как работает ПЛИС](../Introduction/How%20FPGA%20works.md)
- [Синтакс языка Verilog](../Basic%20Verilog%20structures/Verilog%20syntax.md)
- [Синтаксис языка Verilog](../Basic%20Verilog%20structures/Verilog%20syntax.md)
- [Базовые конструкции Verilog](../Basic%20Verilog%20structures/)
- [Тестовое окружение](../Basic%20Verilog%20structures/Testbench.md)
@@ -46,28 +50,35 @@
3. Регистровый файл и внешняя память ([03. Register file and memory](03.%20Register%20file%20and%20memory))
4. Простейшее программируемое устройство ([04. Primitive programmable device](04.%20Primitive%20programmable%20device))
5. Основной дешифратор ([05. Main decoder](05.%20Main%20decoder))
6. Тракт данных ([06. Datapath](06.%20Datapath))
7. Периферийные устройства ([09. Peripheral units](09.%20Peripheral%20units))
8. Программирование ([10. Programming](10.%20Programming))
6.
1. Тракт данных ([06. Datapath](06.%20Datapath))
2. Интеграция блока загрузки и сохранения ([09. LSU Integration](09.%20LSU%20Integration))
3. Интеграция подсистемы прерываний ([11. Interrupt Integration](11.%20Interrupt%20integration))
7. Периферийные устройства ([12. Peripheral units](12.%20Peripheral%20units))
8. Программирование ([13. Programming](13.%20Programming))
### ИВТ
1. АЛУ ([02. Arithmetic-logic unit](02.%20Arithmetic-logic%20unit))
2.
2.
1. Память ([03. Register file and memory](03.%20Register%20file%20and%20memory)),
2. Простейшее программируемое устройство ([04. Primitive programmable device](04.%20Primitive%20programmable%20device))
3. Основной дешифратор ([05. Main decoder](05.%20Main%20decoder))
4. Тракт данных ([06. Datapath](06.%20Datapath))
5. Модуль загрузки и сохранения (07. Load-store unit)
6. Контроллер прерываний ()
7. Периферийные устройства ([09. Peripheral units](09.%20Peripheral%20units))
8. Программирование ([10. Programming](10.%20Programming))
5.
1. Модуль загрузки и сохранения ([08. Load-store unit](08.%20Load-store%20unit))
2. Интеграция блока загрузки и сохранения ([09. LSU Integration](09.%20LSU%20Integration))
6.
1. Контроллер прерываний ([10. Interrupt subsystem](10.%20Interrupt%20subsystem))
2. Интеграция подсистемы прерываний ([11. Interrupt Integration](11.%20Interrupt%20integration))
7. Периферийные устройства ([12. Peripheral units](12.%20Peripheral%20units))
8. Программирование ([13. Programming](13.%20Programming))
## Обзор лабораторных работ
![../.pic/Labs/labs.png](../.pic/Labs/labs.png)
Курс *Архитектур процессорных систем* включает в себя цикл из 10 лабораторных работ, в течение которых используя язык описания аппаратуры **Verilog HDL** на основе **FPGA** (ПЛИС, программируемая логическая интегральная схема), с нуля, последовательно, создается система, под управлением процессора с архитектурой **RISC-V**, управляющего периферийными устройствами и программируемого на языке высокого уровня **C++**.
Курс *Архитектур процессорных систем* включает в себя цикл из 13 лабораторных работ (10 основных + 3 вспомогательных), в течение которых используя язык описания аппаратуры **Verilog HDL** на основе **FPGA** (ПЛИС, программируемая логическая интегральная схема), с нуля, последовательно, создается система, под управлением процессора с архитектурой **RISC-V**, управляющего периферийными устройствами и программируемого на языке высокого уровня **C++**.
Создаваемая система на ПЛИС состоит из: процессора, памяти, контроллера прерываний и контроллеров периферийных устройств.
@@ -81,7 +92,7 @@
**FPGA** - программируемая логическая интегральная схема (ПЛИС), изменяя внутреннюю конфигурацию которой можно создать любые цифровые устройства (в рамках предоставляемых ресурсов).
**Vivado** - система автоматизированного проектирования, которая превращает Verilog-код в конфигурацию и прошивает ей ПЛИС на отладочной плате.
**Vivado** - система автоматизированного проектирования, которая превращает Verilog-код в конфигурацию и прошивает ей ПЛИС на отладочной плате.
**Архитектура RISC-V** - открытая и свободная система команд и процессорная архитектура на основе концепции RISC для микропроцессоров и микроконтроллеров.
@@ -123,18 +134,40 @@
![../.pic/Labs/l6.png](../.pic/Labs/l6.png)
Разработанные блоки объединяются, образуя тракт данных, управляемый основным дешифратором команд. Результатом шестой лабораторной работы является однотактный процессор, с архитектурой RISC-V, поддерживающий стандартный набор целочисленных инструкций RV32I. В качестве проверки на процессоре запускаются программы, заранее написанные на языке ассемблера RISC-V. Сравнивается результат полученный на симуляторе и на разработанном процессоре.
## 7. Блог загрузки и сохранения данных (LSU)
## 7. Внешняя память
Недостатком реализации процессора из предыдущей лабораторной работы была его неспособность выполнять операции `LB`, `LBU`, `SB`, `LH`, `LHU`, `SH`. Отчасти это связано с ограничением реализованной ранее памяти (в этой памяти не было возможности обновить отдельный байт в ячейке памяти).
Данная вспомогательная лабораторная работа позволяет реализовать память без этого ограничения.
## 8. Блог загрузки и сохранения данных (LSU)
![../.pic/Labs/l7.png](../.pic/Labs/l7.png)
В современных компьютерах память является отдельным от процессора устройством. В пятой работе память программ и память данных выносится за пределы процессора, объединяются в одну общую память и подключается через общую шину. В процессоре для этого появляется блок Load/Store Unit.
## 8. Подсистема прерывания (IC)
Для корректного исполнения инструкций `LB`, `LBU`, `SB`, `LH`, `LHU`, `SH` мало использовать память с побайтовой записью. Необходимо также уметь управлять этой памятью, определенным образом подготавливать данные как для записи в память данный, так и для записи в регистровый файл, а также следить за тем, чтобы за время работы с памятью, программа процессора не начала исполняться дальше. Все эти задачи возлагаются на специальный модуль, который называется **Блок загрузки и сохранения** (**Load and Store Unit**, **LSU**)
## 9 Интеграция LSU
Вспомогательная лабораторная работа по интеграции реализованного ранее блока загрузки и сохранения, а также новой памяти данных в модуль `riscv_unit`.
## 10. Подсистема прерывания (IC)
![../.pic/Labs/l8.png](../.pic/Labs/l8.png)
Одной из основных функций процессоров является возможность реагировать на внешние события (дернуть мышку, нажать кнопку и т.п.), автоматически запуская, при их возникновении, соответствующие программы. В шестой работе создается и подключается подсистема прерывания, к которой относятся контроллер прерываний с циклическим опросом и блок регистров статуса и управления.
## 9. Периферийные устройства (PU)
Одной из основных функций процессоров является возможность реагировать на внешние события (дернуть мышку, нажать кнопку и т.п.), автоматически запуская, при их возникновении, соответствующие программы. В данной лабораторной создается и подсистема прерывания, к которой относятся контроллер прерываний с циклическим опросом и блок регистров статуса и управления.
## 11. Интеграция подсистемы прерывания
Вспомогательная лабораторная работа по интеграции реализованной ранее подсистемы прерывания.
## 12. Периферийные устройства (PU)
![../.pic/Labs/l9.png](../.pic/Labs/l9.png)
На седьмой работе создаются и подключаются к общей шине и подсистеме прерывания контроллеры периферийных устройств, такие как контроллер клавиатуры и VGA-контроллер.
## 10. Программирование на языке высокого уровня
В данной лабораторной создаются и подключаются к общей шине и подсистеме прерывания контроллеры периферийных устройств: переключатели, светодиоды, клавиатура, семисегментные дисплеи а так же контроллер uart.
## 13. Программирование на языке высокого уровня
![../.pic/Labs/l10.png](../.pic/Labs/l10.png)
В рамках восьмой работы настраивается компилятор GCC для RISC-V и для разработанной системы пишется программное обеспечение на языке программирования C++.
В рамках данной лабораторной настраивается компилятор GCC для RISC-V и для разработанной системы пишется программное обеспечение на языке программирования C++.