diff --git a/Labs/01. Adder/README.md b/Labs/01. Adder/README.md
index 63518b3..85e0112 100644
--- a/Labs/01. Adder/README.md	
+++ b/Labs/01. Adder/README.md	
@@ -299,7 +299,7 @@ module fulladder32(
 10. В `Simulation Sources` проекта создайте `SystemVerilog`-файл `tb_fulladder4`.
 11. Вставьте содержимое файла [`tb_fulladder4.sv`](tb_fulladder4.sv). Нажмите по нему в окне `Sources` ПКМ и выберите `Set as Top`.
 12. Запустите моделирование. Для запуска симуляции воспользуйтесь [`этой инструкцией`](../../Vivado%20Basics/Run%20Simulation.md).
-13. Убедитесь, что модуль работает корректно и в консоль вывелось сообщение: `fulladder4 SUCCESS!!!`.
+13. Убедитесь по сигналам временной диаграммы, что модуль работает корректно.
 14. В `Design Sources` проекта создайте `SystemVerilog`-файл `fulladder32`.
 15. Опишите модуль `fulladder32` так, чтобы в нем выполнялось поразрядное сложение двух 32-разрядных чисел и входного бита переноса. Его можно реализовать через последовательное соединение восьми 4-битных сумматоров, либо же можно соединить 32 однобитных сумматора (как вручную, так и с помощью конструкции `generate for`).
 16. Обратите внимание, что входной бит переноса должен подаваться на сумматор, выполняющий сложение нулевого разряда, выходной бит переноса соединяется с выходным битом переноса сумматора, выполняющего сложение 31-го разряда.