diff --git a/Labs/02. Arithmetic-logic unit/README.md b/Labs/02. Arithmetic-logic unit/README.md
index c60dc24..b199370 100644
--- a/Labs/02. Arithmetic-logic unit/README.md	
+++ b/Labs/02. Arithmetic-logic unit/README.md	
@@ -106,8 +106,8 @@ _Листинг 2. Пример описания параметра в теле
 Сравните сами _листинги 3 и 4_:
 
 ```Verilog
-//parameter SLT = 5'b00011;
-//parameter BEQ = 5'b11000;
+//parameter ADD = 5'b00000;
+//parameter SUB = 5'b01000;
 
 //...
 
@@ -121,16 +121,16 @@ always_comb
 _Листинг 3. Пример описания модуля, использующего "магические" числа._
 
 ```Verilog
-parameter SLT = 5'b00011;
-parameter BEQ = 5'b11000;
+parameter ADD = 5'b00000;
+parameter SUB = 5'b01000;
 
 //...
 
 always_comb
   case(ALUOp)
   //...
-  SLT: //...   // очень понятно
-  BEQ: //...   // так лаконично и красиво
+  ADD: //...   // очень понятно
+  SUB: //...   // так лаконично и красиво
 ```
 
 _Листинг 4. Пример описания модуля, использующего параметры._